1樓：網友
這個。高難度啊！~~不會！~~
verilog如何快速入門？
2樓：雲遊投資
多看書是必須的 一開始從簡單的邏輯開始看別人的代買 然後不斷模仿 要做到簡單的邏輯**爛熟於心 然後慢慢不斷嘗試複雜的** 一定要親手編寫 並測試 測試**也要親自動手寫才行 這樣很快就入門了 verilog入門容易 稱為高手 真的很難 要知道做積體電路設計的 是地地道道的金領 不過能做的人 真的很少~
3樓：網友
verilog數字系統設計教程（第2版） 夏宇聞 北京航空航天大學出版社。
裝個modelsim，學著寫上面的例子。
20天可以從入門到精通。
4樓：沃辭
先看夏聞宇的verilog 在弄開發板 看開發板附帶的程式 熟悉quartus軟體 修改程式 自己編寫程式。
誰有verilog的各種模組啊，速求！
5樓：網友
有很多，你要什麼樣子的呢？
6樓：網友
哈哈，我有很多。你也不說要什麼。
7樓：匿名使用者
我 要軟體模組，什麼波形發生器，串轉並，頻率記之類的，反正就是初學者要用的要學的。
verilog求助
8樓：匿名使用者
電平敏感，通常綜合成鎖存器；
邊沿敏感，通常綜合成暫存器；
兩種放到一起，肯定會報錯啦，verilog是硬體描述語言，最終要可綜合，即真正的物理實現。
可以分開寫2個不同變數，然後將變數傳遞到暫存器，比如：
reg reg1;
reg reg2;
always@(posedge sp)
if(..reg1 <= reg2;
always @ toggle)
if(toggle)
reg2 = ..
9樓：兮咩咩
同時為電平敏感和邊沿敏感是不能綜合的，電平敏感是組合邏輯電路，邊沿敏感是時序電路；
可以選擇在時鐘沿用選擇語句（if語句）將toggle的電平值作為執行的判定條件。
verilog高手請進！
10樓：熊藕孛
這段**實現的邏輯功能不對，去看看verilog書吧，有點亂。
有什麼學習verilog語言比較快速的書嗎？
11樓：網友
你最好有c語言、數位電路的基礎，買一本或下一本好書，推薦使用《verilog hdl 硬體描述語言》【原 書 名】 a verilog hdl primer (second edition)
原出版社】 star gralaxy publishing【作 者】
譯 者】 徐振林等。
叢 書 名】 電子工程叢書。
出 版 社】 機械工業出版社。
書 號】 7-111-07890-x
頁 碼】 171
出版日期】 2000 年7 月。
12樓：風雷小草
其實書的內容都差不多，區別只在於人。越是實踐多，越是來得快。
verilog always敏感列表和if條件的區別
13樓：gjs飛遠
我個人表示這種寫法很奇怪，如果在always模組中使用邊沿觸發的一般是時鐘訊號，而作為if的判斷條件一般是控制單元或者資料通道中的某乙個訊號。
真心不建議這麼寫，有兩個問題，乙個是設計的可讀性，到底是同步時鐘還是非同步時鐘在邏輯綜合時很混亂，另乙個就是時序約束的時候會很麻煩。
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