為什麼閘電路的輸入端經過電阻接地其狀態與阻值有關

2021-03-07 06:34:10 字數 2452 閱讀 9283

1樓:名字好_難取

閘電路輸入端接地時可以看作輸入端到大地之間有微弱電流,所以當接地電阻很大時,接地電阻靠近輸入端那端就會分到一個足夠高的電壓,這時可以看作高電平輸入,同理,當接地電阻過小時,接地電阻靠近輸入端那端分到的電壓就不夠大,視作低電平輸入

2樓:

任何閘電路的輸入端都有輸入阻抗,即內部一般都有上拉電阻,否則閘電路不能識別外部是否有訊號進入。由於有上拉電阻,所以外接對地(gnd)電阻時,就有漏電流經過,這個漏電流會在外接對地電阻上產生一個壓降。

3樓:匿名使用者

樓上答的對,但是我還要補充一點,這個只適合於ttl,對mos管沒有這個結論

4樓:匿名使用者

應為ttl閘電路是由晶體三極體(雙極型半導體)構成的,是一種cccs器件輸入端為發射極,但經過電阻接地時,由於半導體的特性,會產生微弱的電流,從而會產生電勢差。這就是ttl閘電路的輸入負載特性

5樓:陸玥徐孤風

閘電路輸入端接

看作輸入端

間微弱電流所接

電阻接電阻靠近輸入端

端足夠高

電壓看作高電平輸入同理接

電阻接電阻靠近輸入端端電壓

夠視作低電平輸入

為什麼cmos閘電路的輸入端通過電阻接地時,總是相當於低電平

6樓:墨汁諾

就是把輸入端通過電阻接到了地,***s元件是電壓控制的,輸入電流很小(近乎是0),版在電阻上的權

壓差幾乎是0(歐姆定律),也就是電阻兩端電位相等,地就是0電位,就是低電平。

因為cmos電路輸入阻抗很高,輸入端通過電阻接地時,所以相當於低電平。

cmos是高阻抗電路,輸入端通過電阻接地就是把輸入端下拉到低電平,因為這個電阻遠小於輸入阻抗。

7樓:很是感動

因為cmos電路輸入阻抗很高,輸入端通過電阻接地時,所以相當於低電平。

邏輯閘電路 輸入端接電阻問題

8樓:

ttl邏輯閘輸入端通過小電阻入地,相當於接低電平;

通過大電阻入地,相當於回

接高電平;

如果接在vcc上,無論是直接相連、通過小電阻、通過大電阻,都是輸入的高電平;

大電阻指的是大於「開門電阻」,小電阻指的是小於「關門電阻」。

oc門的輸出相「線與」,兩個oc門的輸出只要有一個為0,則輸出就是0,否則為1.

解釋:oc 指的是開集電極輸出,npn三極體發射極接地,從集電極輸出。顯然如果三極體開通,則集電極為0;如答果不開通,集電極懸空的話,既不是1也不是0,所以往往要通過外接電阻連到vcc,

兩oc門三極體集電極連在一起,又通過電阻接到vcc,當然是只要一個開通,輸出就是0

沒有畫圖,因為上傳**很可能不能提交,見諒。

望採納。

9樓:匿名使用者

輸入端接ucc是高電平,接地是低電平。

邏輯閘一個輸入端接一個電阻接地後,他是高電平還是低電平?

10樓:墨汁諾

ttl邏輯閘輸入

bai端通過小電du

阻入地,相當於接低電平;zhi通過大電阻dao入地,相當於接高電平;回

如果接在vcc上,無答論是直接相連、通過小電阻、通過大電阻,都是輸入的高電平;大電阻指的是大於「開門電阻」,小電阻指的是小於「關門電阻」。

ttl輸入端是內部三極體發射極,其內部有基極上拉電阻,因此ttl輸入端接低電平時有電流通過·輸入端入地,這樣才能輸入低電平邏輯;如果輸入端接大電阻或開路,輸入端就會產生較大的電壓降,當這個電壓降接近或高於3.6v,ttl就會認為是輸入高電平。

11樓:匿名使用者

ttl邏輯閘輸入端通過小電阻入地,相當於接低電平;

通過大電阻入地,相當於接版高電平;

如果接在權vcc上,無論是直接相連、通過小電阻、通過大電阻,都是輸入的高電平;

大電阻指的是大於「開門電阻」,小電阻指的是小於「關門電阻」。

oc門的輸出相「線與」,兩個oc門的輸出只要有一個為0,則輸出就是0,否則為1。

12樓:鵬

接大電阻接地是高電平,小電阻接地是低電平

13樓:匿名使用者

這種接法叫下拉,在沒有其它高電平的時候,會把這點的電平拉到0.如果你接上內5v電壓,它就變成高容的,撤去後,又恢復低電平。它在沒有其它輸入的情況下是0。

同理接到5v就是上拉,沒有其它輸入的時候,就是高電平,輸入0的時候就變成0,不影響的。這種做法就是減弱其它未知狀態作用,如脈衝干擾什麼的

14樓:匿名使用者

輸入端接一個電阻到地就變成了低電平.

15樓:老七九蕾蕾

高啊,電阻上有電壓的

組合邏輯電路中為什麼TTL與非閘電路的輸入端懸空時,相當於高

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