1樓：網友
不一定，我覺得你首先得知道timequest它是幹什麼的，才知道要不要進行timequest分析，它只是在你工程達不到時序要求時，要使你工程達到時序上的要求，就要用到啟亂凱timequest了，即使有些時序上有問題（但不是時序沒達到要求），也是可以不用timequest的，例：你如用pll了就會出問pll上的時序問題，有時序這方面的警告是可以不進行約束也是沒有問題的（這涉及到時序裡面乙個名詞），他只是提醒你，這個地方最好約束一下，如果你頻率比較低只有這個警告的話就沒有必要進行約束了，假如你不會用timequest，而此時用了，也許解決了這個警告，但有可能造成其它地方時序不合要求的情況，這樣就會帶來新的問題，這也是進行timequest一般會出悄喚現的問題，這也陪春是進行timequest所要進行的工作。一句話沒有必要的約束就不要約束它，出現嚴重時序問題在產品中一定要約束它，可能你除錯沒什麼問題，但是這樣的嚴重時序不解決，長期執行是不穩定的或是你除錯都通不過。
當然這也只是我在時序約束方面的一些見解，可能有些不足。
2樓：網友
分析的很到位，就是這麼個意思。根據需要要選擇。
各位在用timequest對altera的fpga進行時序約束的時候是用timequest的gui，還是直接在sdc檔案裡寫指令碼？
3樓：網友
一些簡單的clk時鐘約束，直接用gui，限制多clk週期的一般都是直接在sdc裡面敲了，gui搞點簡單的約束，還是可以。
用timequest做時序分析為什麼得到的clock delay是負值
4樓：網友
靜態時序分析（sta）可以在邏輯綜合、佈局佈線等步驟後進行，fpga eda工具在佈局佈線完成後給出sta結果，這時的分析結果是最接近實際電路情況的，而邏輯綜合時的分析結果是看不到的，也是不準確的（因為沒有物理資訊，所以只用於指導佈局）。如果是用asic綜合工具（比如dc），兩個階段的sta結果都可以看。
timequest 約束sdram求助
5樓：
這是乙個cpu讀取sdram的時間標缺陵準，主要是影響從sdram讀取和存貯時的速纖行度。意思是「毀扮譁sdramg乙個時鐘週期的上公升時間與下降時間」
fpga quartus **結果波形結束時間總是在1us以內？
6樓：網友
在選單->檔案中設定。
7樓：春風化雨
樓上說的對吧 ，我記得edit選單下面有乙個edit time 。預設好想是1us.改大點就行了！
fpga實現如下波形的輸出，verilog大概怎麼寫
8樓：網友
雙沿計數，非整數週期的就拿兩個結果去與出來。
9樓：網友
如果有比clk更大的頻率就比較好做了，如果沒有估計得分上下沿了。
10樓：網友
搞乙個時鐘計數器。
在計數器的不同範圍輸出不同的值。
具體要看時間。
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