1樓：上春兒
一般ttl與非門輸出端不可以直接接電源的。應該接一個負載電阻的。有些oc輸出的。
2樓：小對八
1電流過大，損壞閘電路2輸出端可能為正，造成短路，損壞閘電路3輸出邏輯狀態不同時不能並聯，因為電流過大會算壞閘電路
是說明ttl與非門輸出端接電源電壓5v會損壞元件的原因
3樓：牛角尖
事實證明ttl與非門輸出端接電源電壓5v並不會損壞元件，因為ttl輸出電流有限，不會發生什麼問題，只是邏輯功能失效。
多個ttl與非門的輸出端直接相連會產生什麼後果,是什麼原因啊?
4樓：自我守護
ttl與非門輸出端並聯後出現的問題
在實際應用與非門時，某些場合希望能將多個門的輸出端連在同一根導線上。在數字系統中，稱公共導線為匯流排（bus）,為傳輸各門資訊的公共通道。但是對於推拉輸出的ttl與非門，當各個門的輸出不是相同的邏輯狀態時不能這樣使用。
有兩個推拉輸出的ttl與非門，若在一個門輸出為高電平（即該門關門），另一個門輸出為低電平（即該門開門）時將多個個ttl與非門的輸出端直接相連。由於在具有推拉式輸出級的電路中，無論輸出是高電平還是低電平，輸出電阻都很小，輸出端並接後將有很大的電流i同時流過兩個門的輸出級，該電流遠遠超過了與非門的正常工作電流，足以使v3、v4 過載而損壞，更為嚴重的是並聯後的輸出電壓既非邏輯1亦非邏輯0，這種不確定狀態是不允許出現的。因此，推拉輸出的ttl與非門輸出端是不允許並聯使用的。
避開低阻通路，把輸出級改為集電極開路的結構就可以解決推拉輸出的ttl與非門的輸出不允許接至同一匯流排上的問題
ttl與非門輸出端接電源電壓會產生什麼後果
5樓：匿名使用者
會不會有後果，會出什麼後果，要看具體哪種電路形式。如果是ic，要看具體型號。
通常情況下短時間接電源電壓並不會損壞電路。
6樓：匿名使用者
看情況了 如果在該門的指定範圍內 就表示高電平或低電平
超出範圍 容易損壞
7樓：藍調異域
電壓高了會燒壞器件，還要看器件是什麼邏輯功能，視具體情況而定
8樓：
該門邏輯功能使效，輸出衡為高電位！
為什麼ttl與非門輸入端懸空相當於接高電平?實際電路中,閒置管腳應如何處理?
9樓：匿名使用者
實際電路中，與非門、與門閒置的輸入端管腳應接到高電平（即通過電阻接到電源正電壓）。
去看數電里閘電路章節。首先ttl與非門的兩個輸入端是一個具雙發射極的三極體，懸空端a的電平受另一個輸入端b鉗制，因為它們是有同一個基極c，電壓為b+0.7,a=c-0.
7=b；y=(ab)'=(bb)'=b'=(1b)'=b';所以選空端相當於接高電平。
一般在做電路板時沒用的腳我們都是用錫把固定在板上而不接入電路，即讓它保持懸空。
擴充套件資料
ttl電平訊號對於計算機處理器控制的裝置內部的資料傳輸是很理想的，首先計算機處理器控制的裝置內部的資料傳輸對於電源的要求不高以及熱損耗也較低，另外ttl電平訊號直接與積體電路連線而不需要**昂貴的線路驅動器以及接收器電路。
再者，計算機處理器控制的裝置內部的資料傳輸是在高速下進行的，而ttl介面的操作恰能滿足這個要求。ttl型通訊大多數情況下，是採用並行資料傳輸方式，而並行資料傳輸對於超過10英尺的距離就不適合了。
這是由於可靠性和成本兩面的原因。因為在並行介面中存在著偏相和不對稱的問題，這些問題對可靠性均有影響。
數位電路中，由ttl電子元器件組成電路使用的電平。電平是個電壓範圍，規定輸出高電平》2.4v,輸出低電平<0.
4v。在室溫下，一般輸出高電平是3.5v，輸出低電平是0.
2v。最小輸入高電平和低電平：輸入高電平》=2.
0v，輸入低電平<=0.8v，噪聲容限是0.4v。
10樓：匿名使用者
建議你去看數電里閘電路章節。首先ttl與非門的兩個輸入端是一個具雙發射極的三極體，懸空端a的電平受另一個輸入端b鉗制，因為它們是有同一個基極c，電壓為b+0.7,a=c-0.
7=b;y=(ab)'=(bb)'=b'=(1b)'=b';所以選空端相當於接高電平。一般我們在做電路板時沒用的腳我們都是用錫把固定在板上而不接入電路，即讓它保持懸空
11樓：匿名使用者
這是由ttl電路內部特性決定的，實際電路中，閒置管腳接vcc電路更可靠。
12樓：巨蟹逝陽
從原理圖上看,如ttl與非門的輸入端是npn 三極體的發射極,三極體的基極有電阻接電源vcc,
當三極體的輸入端懸空時,三極體的基極到發射極無電流,三極體截止,通過放大反相使得輸出為低電平.所以輸入端懸空相當於邏輯高電平.實際電路中ttl與非門輸入端可以懸空.
實際電路中，與非門、與門閒置的輸入端管腳應接到高電平（即通過電阻接到電源正電壓），或非門、或門閒置的輸入端管腳應接到低電平（即通過電阻接到電源地）。
在數位電路中ttl與非門的多餘的輸入端應如何處理？有幾種方法？ 20
13樓：湯瑞愛
ttl與非門在使用時如果有多餘端子不用一般不應懸空，有以下處理方式：
1.將其經1~3千歐電阻接正電源正端
2.接高電平vh
3.與其他訊號輸入端並接使用
ps:或非及或閘電路的多餘輸入端子應接低電平。與門其輸入端子必須接低電平
14樓：新醬
ttl與非閘電路多餘
輸入端的處理有四種方法 ：
1、將多餘輸入端接高電平．即通過限流電阻與電源相連線。
2、根據ttl閘電路的輸入特性可知，當外接電阻為大電阻時．其輸入電壓為高電平。這樣可以把多餘的輸入端懸空．此時．輸入端相當於外接高電平。
3、通過大電阻到地，這也相當於輸入端外接高電平。
4、當ttl閘電路的工作速度不高．訊號源驅動能力較強．多餘輸入端也可與使用的輸入端並聯使用。
非門：非門（英文notgate），又稱反相器，是邏輯電路的基本單元，非門有一個輸入和一個輸出端。非門是基本的邏輯閘，因此在ttl和cmos積體電路中都是可以使用的。
別稱 ：
反相器適用領域範圍：
邏輯 外文名：
not gate
應用學科：
物理實質：
邏輯電路的基本單元
15樓：奮鬥小朱
對於ttl電路，與非門多餘的不接，相當於高電平，故對於與非門多餘的可以接高電平或懸空；
對於cmos電路，多餘的門不接，狀態不確定，故只能接高電平！
16樓：匿名使用者
第一、接高電平；第
二、懸空。
17樓：風雷小草
接高電平，如果是或非門，則應接低電平。
為什麼2個普通ttl與非門輸出端並在一起使用會造成器件損壞
18樓：一生一個乖雨飛
兩個普通 ttl 與非門輸出端並在一起使用時，若一個門開，一個門關則輸出既非高電平也非低電平，造成邏輯功能混亂；另外此時門的輸出級電流大於正常值，可能燒壞器件。
與非門是與門和非門的結合，先進行與運算，再進行非運算。與非門是當輸入端中有1個或1個以上是低電平時，輸出為高電平；只有所有輸入是高電平時，輸出才是低電平。
19樓：匿名使用者
ttl與非門採用了推拉式的輸出級；是不能將兩個門的輸出端直接並接的。如圖2.2.
25所示的連線中，若f1輸出為高電平f2輸出為低電平；因為推拉式輸出給不論閘電路處於開態還是關態，都是呈現低阻抗，因而將有一個很大的負載電流流過兩個輸出級。這兩個相當大的電流遠遠超過正常工作電流，甚至會損壞閘電路。因此這種接法是不允許的。。
組合邏輯電路中為什麼ttl與非閘電路的輸入端懸空時，相當於高電平輸入？
20樓：短短長長長短
在實際電路中，與非門和空閒與非門的輸入引腳應連線到高電平（即通過電阻連線到電源的正電壓）。
進入數字閘電路章節。首先，ttl與非門的兩個輸入端是一個帶有兩個發射器的三極體，並且懸浮端子a的電平被另一個輸入端子b鉗制，因為它們具有相同的基極c，電壓為b＋0．7，a＝c－0．7＝b；y＝（ab）＇＝（bb）＇＝b＇＝（1b）＇＝b＇；因此，所選擇的零端子相當於連線到高電平。
一般來說，我們在製作電路板時用錫來固定無用的腳，而不是把腳連到電路上，也就是說，把腳放在空氣中。
擴充套件資料：
ttl電平訊號是計算機控制裝置內部資料傳輸的理想訊號。首先，由計算機處理器控制的裝置內部的資料傳輸不需要高電源和低熱損耗。另外，ttl電平訊號直接與積體電路相連，無需昂貴的線路驅動和接收電路。
此外，在計算機處理器控制的裝置內部進行高速資料傳輸，ttl介面的操作可以滿足這一要求。在大多數情況下，ttl通訊採用並行資料傳輸，不適合10英尺以上的距離。
這是由於可靠性和成本。由於並聯介面的相位和不對稱問題，影響了系統的可靠性。
在數位電路中，ttl電子元件構成了電路中使用的電平。電平為電壓範圍，規定輸出高電平大於2.4v，輸出低電平小於0.
4v。在室溫下，一般輸出高電平為3.5v，輸出低電平為0.
2v。最小輸入高電平和低電平：輸入高電平》=2.
0v，輸入低電平<=0.8v，噪聲容限為0.4v。
21樓：匿名使用者
ttl與非閘電路的輸入端是三極體的形式，輸入端是發射極，在輸入端的pn結上，有電阻在內部和電源端vdd連線，所以懸空時，vdd通過電阻和pn接，使得ttl與非閘電路的輸入端為高電平。
22樓：
從原理圖上看，如ttl與非門的輸入端是npn 三極體的發射極，三極體的
基極有電阻接電源vcc,
當三極體的輸入端懸空時，三極體的基極到發射極無電流，三極體截止，通過放大反相使得輸出為低電平。所以輸入端懸空相當於邏輯高電平。實際電路中ttl與非門輸入端可以懸空
多個TTL與非門的輸出端直接相連會產生什麼後果,是什麼原因啊
ttl與非門輸出端並聯後出現的問題 在實際應用與非門時，某些場合希望能將多個門的輸出端連在同一根導線上。在數字系統中，稱公共導線為匯流排 bus 為傳輸各門資訊的公共通道。但是對於推拉輸出的ttl與非門，當各個門的輸出不是相同的邏輯狀態時不能這樣使用。有兩個推拉輸出的ttl與非門，若在一個門輸出為高...
與門與非門或門或非門多餘輸入端分別如何處理
與門 與非門 接高電平。與非門 接低電平。原則是閒置輸入端不能對輸出結果產生影響。如何處理cmos或非門多餘輸入端,為什麼 對於ttl和非閘電路,只要電路的輸入端有低電平輸入,輸出就高電平,只有當輸入端都是高電平時,輸出才低電平。根據其邏輯功能。當輸入端子外接大功率時,不影響其邏輯功能。根據這一特點...
組合邏輯電路中為什麼TTL與非閘電路的輸入端懸空時，相當於高
在實際電路中，與非門和空閒與非門的輸入引腳應連線到高電平 即通過電阻連線到電源的正電壓 進入數字閘電路章節。首先，ttl與非門的兩個輸入端是一個帶有兩個發射器的三極體，並且懸浮端子a的電平被另一個輸入端子b鉗制，因為它們具有相同的基極c，電壓為b 0 7，a c 0 7 b y ab bb b 1b...